In diesem Verzeichnis sind folgende Dateien abgelegt:
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README
and2.vhd
and2_tb.vhd
and3.vhd
and3_tb.vhd
nand2.vhd
nand2_tb.vhd
nand3.vhd
nand3_tb.vhd
nor2.vhd
nor2_tb.vhd
nor3.vhd
nor3_tb.vhd
not1.vhd
not1_tb.vhd
or2.vhd
or2_tb.vhd
or3.vhd
or3_tb.vhd

Die Dateien enthalten Modelle fuer einfache Logikgatter
bzw. je eine Testbench ("_tb") fuer die Modelle.


Eigenschaften der Modelle:

- PORTs vom Typ std_ulogic

- Unterschiedliche Verzoegerungszeiten fuer steigende
  und fallende Ausgangsflanke

- Funktion min zur Berechnung der minimalen Verzoe-
  gerungszeit bei Wechsel auf 'X' am Ausgang

- GENERICs zur Uebergabe der Verzoegerungszeiten

 


